109:一生一芯F3(2)

接着学习F3的内容

整数的机器级表示

主要讲了原码、补码、反码，这些是计算机组成的基本知识，就不做过多赘述。

F3.6.1 搭建4位减法器

根据4位加法器的设计思路, 尝试在Logisim中通过门电路搭建一个4位减法器, 用七段数码管按十六进制显示减法器的两个输入和结果, 并用一个LED灯指示减法结果是否产生借位. 搭建后, 通过仿真检查你的方案是否正确.

这里的话我们先从一位减法器开始实现，实现的原理实际上和全加器是一样的。只不过这里需要注意借位的条件，全加器和减法器的区别就在于进位和借位信号的实现，以下是一个简单的一位减法器实现：

在此基础之上，我们实现四位的减法器：（实现同加法器）

F3.6.2 搭建4位原码加法器

理解原码加法器的工作原理后, 尝试用加法器, 减法器和多路选择器等部件, 在Logisim中搭建一个4位原码加法器. 为了显示符号位, 你可以额外实例化一个七段数码管, 结果为负数时显示负号-, 否则不显示. 搭建后, 通过仿真检查你的方案是否正确.

实现原码加法器需要进行分类讨论的情况：

A B同号，对数值位进行加法即可，符号位不变
A B异号，对数值位的绝对值进行减法运算，根据借位结果来判断符号位。（这里我用了两个减法器来处理这一部分，对于符号的判断，则用到了互斥的原理实现）

F3.6.3 搭建4位反码加法器

尝试按照上述思路, 在Logisim中搭建一个4位反码加法器. 搭建后, 通过仿真检查你的方案是否正确.

我们只需要对输入进行预处理，将反码转换为原码作为输入就可以了。转换电路的实现也很简单，如果反码是正数则保持不变，如果是负数，则翻转数值位，保持符号位。

F3.6.4 检测补码加法是否发生溢出

将上述真值表补充完整, 尝试列出溢出条件的逻辑表达式. 然后在Logisim中在4位加法器的基础上添加溢出判断逻辑. 添加后, 通过仿真检查你的方案是否正确.

首先完成表格：

As	Bs	Cin	Cout	Ss	溢出
0	0	0	0	0	否
0	0	1	0	1	是
0	1	0	0	1	否
0	1	1	1	0	否
1	0	0	0	1	否
1	0	1	1	0	否
1	1	0	1	0	是
1	1	1	1	1	否

我们注意到只有Cin和Cout不同时，才会有溢出现象。所以我们可以通过简单的异或来判断溢出的现象：

时序电路

之前所设计的模块有一个特点，就是当前的电路状态完全由当前的输入状态决定。但只是这样子，我们并没办法实现大多数的功能。所以时序电路的设计就显得尤为重要。所以我们需要设计一种新的电路满足以下的两个要求：

可以读出电路的旧状态
可以更新电路的状态

具备上述特性的电路称为时序逻辑电路, 它可以存储状态, 其输出由当前输入和旧状态共同决定;而先前的电路我们成为组合逻辑电路。

F3.7.1 搭建SR锁存器

尝试在Logisim中通过门电路搭建一个SR锁存器. 搭建后, 通过仿真检查你的方案是否正确.

由于手工操作时, 无法通过一次点击直接将两个拨码开关从11变成00. 为了触发亚稳态, 你可以在SR锁存器前额外增加若干与门, 让另一个拨码开关同时控制这些与门的其中一个输入端, 这样就可以通过这一个拨码开关来让SR锁存器的两个输入端同时变成0了. 如果你成功触发了亚稳态, Logisim会在窗口底部显示Oscillation apparent的信息. 此时仿真将无法继续, 你需要通过Logisim的菜单重置仿真.

这里可以通过在模拟暂停的后设置输入的行为来触发亚稳态，可以看到电路中发生了振荡状态。